home *** CD-ROM | disk | FTP | other *** search
/ Light ROM 4 / Light ROM 4 - Disc 1.iso / text / maillist / 1996 / 011596.doc / 000307_lightwave@garcia.com _Fri Jan 19 15:20:57 1996.msg < prev    next >
Internet Message Format  |  1996-01-22  |  2KB
  1. Received: from relay7.UU.NET (relay7.UU.NET [192.48.96.17]) by keeper.albany.net (8.7.1/8.7.1) with ESMTP id PAA23539 for <dwarner@albany.net>; Fri, 19 Jan 1996 15:20:56 -0500 (EST)
  2. Received: from garcia.com by relay7.UU.NET with SMTP 
  3.     id QQzzfs06706; Fri, 19 Jan 1996 15:08:48 -0500 (EST)
  4. Received: from  (localhost) by garcia.com (5.x/SMI-SVR4)
  5.     id AA22155; Fri, 19 Jan 1996 15:08:43 -0500
  6. Date: Fri, 19 Jan 1996 15:08:43 -0500
  7. Errors-To: dwarner@albany.net
  8. Message-Id: <n1390058064.58718@wb mail server>
  9. Errors-To: dwarner@albany.net
  10. Reply-To: lightwave@garcia.com
  11. Originator: lightwave@garcia.com
  12. Sender: lightwave@garcia.com
  13. Precedence: bulk
  14. From: "Holman, Dimitri" <dholman@wb.com>
  15. To: Multiple recipients of list <lightwave@garcia.com>
  16. Subject: Raptor owners/buyers.
  17. X-Listprocessor-Version: 6.0c -- ListProcessor by Anastasios Kotsikonas
  18. Status: RO
  19. X-Status: 
  20.  
  21. Raptor owners/buyers.
  22.  
  23. MIPS, a subsidiary od Silicon Graphics has announced the shipping of the R10000
  24. processor, touted to be the fastest peice of silicon on the planet. Keep your
  25. eyes open. Priliminary spec92 I've seen numbers look like 300specINT,
  26. 600specFP.
  27.  
  28. from mips web page.
  29.  
  30. "The four-way superscalar R10000 microprocessor can fetch four instructions and
  31. issue up to five instructions per cycle. Furthering its performance, the R10000
  32. processor has five independent fully pipelined, low-latency execution units. To
  33. speed data flow, the processor supports large register files and features a
  34. large on-chip primary cache with 32 kilobytes for instructions and 32 kilobytes
  35. for data. The R10000 microprocessor also features an on-chip secondary cache
  36. controller for supporting 512 kilobytes to 16 megabytes of synchronous
  37. secondary cache, ensuring the ability to build a wide range of computer
  38. systems. Both the primary and secondary caches are two-way set associative to
  39. improve the data and instruction hit rate. The innovative MIPS Avalanche(tm)
  40. bus enables split transactions--the ability for two or more operations to
  41. overlap their execution at the same time. The Avalanche bus can hold up to
  42. eight outstanding transactions at one time prior to execution. "
  43.  
  44. ; ) /dev/null